作为半导体专业人士，我们对摩尔定律很是熟习。这必然律由戈登.摩尔提出，其内容为：当价钱不变时，集成电路上可容纳的元器件的数量，约每隔18-24个月便会增添一倍，机能也将晋升一倍。今朝看来，假如我们斟酌集成电路的复杂性，假如我们采取物理建模和相对理论进行对缩短工艺节点继续数学阐发，摩尔定律可能要更改成：14nm工艺今后，集成电路晶体管密度每颠末32个月才能翻一倍。到2019年这也许就会酿成实际，此中影响身分有良多，如指数逻辑深度和计较效力，低功耗问题和需求，片上变异，延时，系统级束缚，并行性，噪声边沿，相声等。 曩昔几年我对此作了不雅察和阐发，在更低的工艺节点真实的限制是材料特征，原子距离和数据传输是因为制造问题而引发。手艺转移可能陪伴集成电路制程变化而产生，多是因为工艺节点缩短的相干问题，或系统的阐发需求，系统中的数学和数字模子、构架乃至设计程度等。

工程层面真实的瓶颈是规范的复杂性，系统级设计的实现和验证，乃至缩短的实践限制是上限制理。按照上限制理，不成能给任何计较机系统同时供给一致性，分区容忍性和可用性。是以SOC的计较效力限制处在系统构架半岛体育层面。 可是缩短和计较机能的真正限制是空间、能量和时候。假如我们试着理解爱因斯坦的相对论，那末就知道运行的限制和光速有关。载流子的迁徙速度由介电常数决议，材料的导电率会真正限制运行商之间的信息传递。另外一个缩短制程节点的主要限制身分是陪伴着高计较效力的物理集成和并行计较的同步。 器件层面的主要限制身分是：老化、漏电、接口和接触尺寸和延迟的转变。所以对半导体专业真实的具有挑战性的阶段是低在10 nm工艺节点。真实的小型化会晤临挑战的时期是8nm工艺节点，阿谁时辰设计和工艺流程都可能呈现变化。 估计在2019年会有人按照设计和制造中的手艺转移和挑战改写摩尔定律，集成电路中三极管的数目密度每隔36或38个月翻一倍，2019年今后也许会依照如许的节拍延续十年。 固然有局限性,可是我们针对设计会变得愈来愈伶俐，复杂SOC立异不竭，让我们配合等候一个小型化的年夜时期!